Verilog

Verilog, cuja padronização atual é a IEEE (1364 – 2005), é uma linguagem de descrição de equipamento físico (Hardware Description Language — HDL) usada para modelar sistemas eletrônicos ao nível de circuito. Essa ferramenta suporta a projeção, verificação e implementação de projetos analógicos, digitais e híbridos em vários níveis de abstração. Um dos principais atributos da modelagem de circuitos por linguagem descritiva frente à modelagem por captura de esquemático, é que desta maneira o projeto se torna independente da plataforma de desenvolvimento (IDE) em que se está trabalhando. Além disso, adotando-se as boas práticas na descrição dos circuitos, o compilador é inclusive capaz de contornar a ausência de determinado recurso na tecnologia onde o circuito será sintetizado, conferindo uma portabilidade desse modelo para qualquer dispositivo (Target) onde pode ser sintetizado. Com placas de desenvolvimento baseadas nos Circuitos Integrados (CI's) específicos, é possível descarregar o código gerado nessa linguagem para matrizes de portas lógicas combinacionais (gates) e sequenciais (flip-flops) e/ou seus híbridos, que constituem o que se chama de uma célula padrão (standard cell), por exemplo, em FPGAs (field programmable gate array — matriz de portas programáveis). Os CI's programáveis dessas placas são constituídos por milhares de blocos lógicos; e fazem basicamente o mesmo que vários circuitos integrados, com a diferença de que a matriz é reprogramável. Basicamente, o compilador interpreta o código; e a ferramenta de programação realiza a gravação da lógica que define as interconexões desses blocos, de modo a atender à descrição textual modelada na linguagem.